Архивы: по дате | по разделам | по авторам

Новые шины. Часть 3. Шина HyperTransport — альтернативы нет?

АрхивПлатформа
автор : Сергей Озеров   23.06.2004

Поскольку HyperTransport — разработка не менее интересная, нежели PCI Express, и более того — уже активно используемая рынком, имеет смысл подробнее взглянуть на нее.

Читайте в других статьях этого цикла:
• Новые шины. Часть 1. PCI Express — общая концепция и возможности.
• Новые шины. Часть 2. PCI Express на практике — что нас ожидает?
• Новые шины. Часть 4. Новые технологии («четыре кита») Rambus. XDR DRAM.

Нынешняя шумиха вокруг шины PCI Express (будущего стандарта для внутрикомпьютерной периферии), раздутая не в последнюю очередь благодаря усилиям корпорации Intel, как-то отодвинула на второй план еще одну очень прогрессивную технологию последовательной передачи данных — шину HyperTransport (далее — HT), продвигаемую, в частности, корпорацией AMD и уже достаточно долго используемую в индустрии. Вместе с тем, в НТ заложено ничуть не меньше великолепных решений и ее потенциал отнюдь не меньше, чем у PCI Express, хотя и ориентированы они все же на разные применения.

PCI Express нередко любят сравнивать с идеологически близкой HT. Причем в этих сравнениях часто звучат разные некорректные утверждения — что HT является параллельной шиной, что использование внешнего тактирующего сигнала должно сильно ограничивать максимальные частоты работы этой шины, что маршрутизация HT-пакетов невозможна и прочее. Поскольку HyperTransport — разработка не менее интересная, нежели PCI Express, и более того — уже активно используемая рынком, ним имеет смысл подробнее взглянуть на ее особенности. Тем более что в феврале 2004 года вышла вторая, более скоростная, версия стандарта НТ. В предыдущей статье мы детально разобрали основные принципы построения последовательных шин передачи данных, поэтому здесь лишь кратко опишем основные особенности HT и отличия от PCI Express.

Исторически HyperTransport разрабатывался AMD в качестве процессорной шины нового поколения специально для процессоров с интегрированным контроллером памяти (архитектура AMD64). Напомним, что в многопроцессорных системах на основе процессоров AMD Opteron подсистема памяти «размазана» по всем процессорам — у каждого есть своя локальная память, подключенная через интегрированный контроллер, и каждый процессор может обращаться к памяти любого из процессоров. Это позволяет увеличить производительность и объем подсистемы памяти (типичного «бутылочного горлышка» SMP-систем) пропорционально числу работающих с ней процессоров, тем самым заметно увеличивая масштабируемость системы1. Такая архитектура известна уже очень давно — например, процессоры Silicon Graphics (SGI) в мощных графических станциях. От них архитектура и получила свое название — Non-Uniform Memory Architecture (NUMA). «Неоднородная» она потому, что «накладные расходы» на обращение к разным участкам памяти сильно отличаются: локальная память «быстрая», а память соседа — «медленная», причем чем «дальше» расположен сосед, тем медленнее память. Медлительность эта является следствием того, что для обращения к соседу требуется проделать целый ряд операций — переслать по межпроцессорной шине запрос, дождаться его выполнения контроллером памяти адресата, вернуть данные по шине обратно. Очевидно, что чем быстрее при этом шина, тем более «однородна» память2. Исходя из этих соображений и проектировалась новая шина (тогда еще называвшаяся Lightning Transport) — обеспечить пропускную способность, не меньшую, чем у оперативной памяти, и минимальные задержки на передачу данных и сообщений по этой шине. Получилось действительно неплохо, что даже дало AMD повод назвать свою схему не NUMA, а SUMA — Slightly Uniform Memory Architecture, то есть «почти однородная» архитектура памяти.

Но разработчики не стали делать типичную быструю узкоспециализированную процессорную (системную) шину. Напротив, в соответствии с веяниями времени они соорудили очень быструю последовательную шину данных и предусмотрели возможности для ее «переноса» в более простые и медленные варианты с уменьшенными частотами и разрядностью (в отличие от PCI Express, которая, наоборот, масштабируется «вверх» — от 1x к 16х и 32x). Ее продвижением занялся основанный в 2001 году HyperTransport Consortium. Типичный пример использования шин НТ показан на рисунке 1.

Рис. 1. Пример четырехпроцессорной системы на AMD Opteron.
Жирными черными линиями показаны линки HyperTransport
(кроме тех, что идут к памяти — это уже шины DDR SDRAM).

Понятие «последовательная шина» вовсе не определяется ее однобитной шириной. Куда важнее то, что параллельные шины жестко привязаны к их физической реализации, а последовательные — передают любые данные посредством пакетов через некоторую абстрактную физическую среду и поэтому не привязаны к той или иной реализации, которая может быть как «чисто последовательной», вроде PCI Express 1x, так и «параллельной» — вроде HyperTransport (минимальная ширина которой — два бита) или той же PCI Express 16x. Поэтому HT с полным правом может называется последовательной шиной — любые данные, передаваемые по ней, упаковываются в пакеты стандартного вида. Требования быстродействия, конечно, наложили на протокол передачи данных сильнейшие ограничения — столь изящной «layered architecture», как у Intel мы здесь не увидим, да и влияние физической реализации линков HT на общую архитектуру шины очень заметно. Поэтому мы пойдем «снизу вверх» — от электрической разводки шины к протоколам передачи данных и к топологии сложных HT-соединений. Читать дальше >>>


1. То есть при установке в прежние системы, например, четырех процессоров производительность даже специально оптимизированных для SMP программ увеличивается не ровно в четыре раза, а, скажем, в 3,6 — это вполне типичная цифра. Но это в том случае, если программы не очень активно используют оперативную память. В противном случае обычный прирост производительности от установки двух и четырех процессоров — отнюдь не 1,9 и 3,6, а всего лишь около 1,5 и 2,2 раз. То есть установка четырех процессоров дает лишь немногим больше двукратного прироста производительность (масштабируемость — 2,2/4=55%). Установка восьми процессоров при этом вообще лишена всякого смысла — прирост производительности еле дотянет до трехкратного. Интегрированные контроллеры памяти в каждом процессоре решают проблему нехватки пропускной способности памяти — в 4-процессорной системе на Opteron общая производительность будет соответствовать «восьмиканальному» (2x4) контроллеру памяти DDR. [вернуться]

2. Предельным случаем NUMA-архитектур можно с некоторой натяжкой считать кластеры. В этом случае «межпроцессорная шина» — высокоскоростное сетевое соединение. Накладные расходы при обращении к чужой памяти ужасающе велики. [вернуться]

Физический уровень

На схемотехническом уровне разводка НТ выглядит очень просто — в чем-то даже проще, нежели у PCI Express. Как и в случае с PCI Express, предусмотрены только соединения точка-точка, двунаправленные (одно направление на прием, другое на передачу), используется низковольтная дифференциальная сигнальная пара (напряжение высокого и низкого уровней +1,7В и –0,3В, импеданс 100 Ом, терминаторы шины встроены в кристаллы контроллеров). Возможно использование 2, 4, 8, 16 или 32 линии на каждое направление (каждая линия — два проводника), причем «ширина» направлений, в отличие от PCI Express, не обязана быть одинаковой (например, разрешается использовать две линии на прием и 32 на передачу, см. рис. 2).

Данные передаются по традиционной схеме DDR — есть дополнительные линии для тактового сигнала, передача данных синхронизируется по началу и окончанию каждого тактового импульса (то есть за такт данные передаются дважды). Передача и прием данных в НТ тактируются независимо, причем если ширина направления превышает 8 бит, то тактирующих линий больше одной — каждые 8 бит тактируются отдельной линией.3 Питание предусмотрено только для нужд самой шины — это линия +2,5В, все остальное устройство HyperTransport должно получать его от внешнего источника. Для наглядности на рис. 2 показан пример структур шины HT.

Рис. 2. Пример структуры шины HyperTransport
(ширина в одном направлении 4 бита, в другом — 16 бит).4

«Базовая» тактовая частота шины HT — 200 МГц (напомним, что данные передаются каждый полутакт, то есть частота передачи данных составляет 400 МГц). Это минимально возможная частота функционирования шины, она определяет и минимальную пропускную способность HT-линка: два бита (минимальная ширина направления) x 200 МГц (минимальная частота) x 2 (DDR) = 100 Мбайт/сек. В отличие от PCI Express, где 20% от этой величины «съедает» кодирование 8/10 это «честные» 100 Мбайт/с, то есть теоретически все они доступны устройству (пакетирование, конечно, снизит реальную пропускную способность). Все последующие тактовые частоты определяются как кратные данной — 400МГц, 600МГц, 800МГц (HyperTransport 1.0–1.1), 1000 МГц (последние ревизии HT 1.x и HT 2.0), 1200 и 1400 МГц (HT 2.0), см. таблицу 1.

Таблица 1. Тактовые частоты и скорость передачи данных шины HyperTransport

Частота

2 бита

4 бита

8 бит

16 бит

32 бита

200 МГц

100 Мбайт/с

200 Мбайт/с

400 Мбайт/с

800 Мбайт/с

1,6 Гбайт/с

400 МГц

200 Мбайт/с

400 Мбайт/с

800 Мбайт/с

1,6 Гбайт/с

3,2 Гбайт/с

600 МГц

300 Мбайт/с

600 Мбайт/с

1,2 Гбайт/с

2,4 Гбайт/с

4,8 Гбайт/с

800 МГц

400 Мбайт/с

800 Мбайт/с

1,6 Гбайт/с

3,2 Гбайт/с

6,4 Гбайт/с

1000 МГц

500 Мбайт/с

1,0 Гбайт/с

2,0 Гбайт/с

4,0 Гбайт/с

8,0 Гбайт/с

1200 МГц

600 Мбайт/с

1,2 Гбайт/с

2,4 Гбайт/с

4,8 Гбайт/с

9,6 Гбайт/с

1400 МГц

700 Мбайт/с

1,4 Гбайт/с

2,8 Гбайт/с

5,6 Гбайт/с

11,2 Гбайт/с

Зеленым отмечены «уже освоенные» частоты, желтый — диапазон ближайшего будущего (до лета должны выйти первые процессоры AMD с шиной 1 ГГц-HT). Красный — перспективный диапазон HT 2.0.

Из таблички, например, видно, что даже на минимальной разводке (2+2 бита, 21 проводник, 400 Мбайт/с) HT давно позволяет получить производительность вдвое большую, чем PCI Express x1 (1+1 бит, 36 разъемов в слоте, 250 Мбайт/с). Производительность «старших» решений HT (16 и 32 бита) соответствует по скорости двухканальной памяти DDR400, следующий шаг дает производительность двух каналов DDR500, а HT 2.0, в принципе, вполне достаточен для передачи данных от двухканальной памяти DDR2 — 800). Столь широкого спектра скоростей более чем достаточно для любых применений — от простейших до сверхпроизводительных, так что неудивительно, что HT получил широчайшую поддержку в тех областях, где производительность критична — эта шина с успехом используется помимо AMD Athlon 64/Opteron еще и в новейших процессорах Apple G5 (IBM) и сопутствующих чипсетах, в процессорах Transmeta, в разнообразных сетевых устройствах (Cisco, Broadcom), в чипсетах NVIDIA и ALi/ULi.5

В принципе, технология могла бы с легкостью занять место PCI Express (т.к. ее производительность в обе стороны — и в большую и в меньшую — с легкостью перекрываются даже HyperTransport 1.0). Этому мешает только неудобство используемых протоколов передачи данных, которые, вообще говоря, можно было бы и перекрыть вышележащими протоколами — но Intel предложила свою совершенно иную альтернативу, а на разработку своей шины общего назначения («3GIO») на базе HT у AMD, видимо, не хватило ресурсов.

Один из классических примеров реализации шины НТ — в процессорах AMD семейства K8 (Athlon 64/Opteron). Сегодняшние ревизии этих процессоров поддерживают от одного до трех линков HT в физической конфигурации 16x16 (16 бит в каждую сторону), частота до 800 МГц (максимальная пропускная способность каждого линка HT у этих процессоров — до 3,2 Гбайт/с). В процессорах Athlon 64 и Opteron серии 1xx — один линк HT и он задействуется на подключение периферии к процессору (рис. 3). Для построения полноценных многопроцессорных систем требуется еще хотя бы один линк HT для подключения других процессоров — и он появляется в процессорах Opteron серии 2xx (два линка) и 8xx (три линка). В принципе, даже на Opteron 2xx можно было бы (соединяя их в длинную цепочку) строить многопроцессорные системы (рис. 4), но на практике это невыгодно — большое «расстояние» между крайними процессорами и, фактически, единственная шина HT на все процессоры, не способствуют высокой производительности такой системы. Поэтому «2xx» предназначаются лишь для построения двухпроцессорных систем. В серии 8xx трех линков вполне достаточно для создания сложных сильно связанных топологий («разорванный куб» например, где восемь процессоров логически располагаются в вершинах куба, а линки HT — ребра этого куба, причем одно из ребер куба разорвано и два высвободившихся линка задействованы для подключения периферии). Одно время ходили слухи о том, что AMD специально для создания суперкомпьютерных систем представит «эксклюзивные» процессоры с четырьмя линками HT, но они до сих пор не подтвердились. Зато уже можно с уверенностью утверждать, что в ближайших ревизиях появится поддержка HT с частотой 1,0 ГГц.

Рис. 3

Рис. 4

Кстати, поскольку поддержка требуемой шины HT требует, чтобы нужная ширина и частота поддерживались обоими сторонами соединения, то производительность линков, соединяющих процессор с периферией, сильно зависит от используемого чипсета. Например, чипсеты SiS 755 и VIA K8T800 поддерживают полноценные 16x16 800 МГц (см. www.terralab.ru/system/31596 и www.terralab.ru/system/31492), а вот NVIDIA nForce3 150 — лишь 8x16 600 МГц (восемь бит в направлении процессора), то есть гораздо более медленную. Это, в частности, проявляется в более медленной работе такой системы с «тяжелой» трехмерной графикой силами графического ускорителя на шине AGP (см., например, www.terralab.ru/system/31597). Поскольку чипсет nForce3 150 действительно заметно медленнее своих конкурентов, то было высказано немало предположений, связавших низкую производительность c «тормозной» реализацией HT в этом чипсете. Впрочем, свои ошибки NVIDIA исправила в nForce 250, поддерживающим все 16x16 800 МГц. НТ с частотой 1,0 ГГц уже реализован в новейших чипсетах SiS и VIA. Читать дальше >>>


3. Помимо линий данных в каждом направлении предусмотрена специальная линия передачи данных CTL (тактируется от генератора тактового сигнала для первых линий данного направления, а о ее назначении — чуть позже). К этому всему нужно добавить еще четыре общие для обоих направлений линии — традиционную линию PWROK (Power OK), линию сброса RESET# и линии LDTSTOP# и LDTREQ#, использующиеся для энергосбережения (сигнал по первой линии «выключает» линк HT, по второй — включает его обратно; в «немобильных» реализациях этих двух линий может и не быть). [вернуться]

4. Всего, соответственно, (4x2+2+2)+(8x2+2+2+8x2+2)+1+4=55 проводников (на сигнальные линии и питание идет по одному проводнику, все остальные — дифференциальные, по два проводника). Минимально на линк HyperTransport (2+2 бита) потребуется 21 проводник, максимально (32+32 бита) — 153, плюс экранирующие линии. [вернуться]

5. В чипсетах Nvidia nForce и nForce2 (см. www.terralab.ru/system/14661, ../system/21660, ../system/20799 и ../system/21270) и ALi/ULi XXX шина НТ имеет скорость 400 Мбайт/с в каждом из направлений для nForce1/2, что позволяет с большим запасом использовать ее для удовлетворения скоростных потребностей всей возможной периферии, подключенной к южным мостам чипсетов. [вернуться]

Логический уровень

От физического уровня переходим к логическому. HT здесь устроена довольно необычно для пакетных систем — сказывается влияние физического уровня. Начнем с того, что вся передаваемая по шине информация четко разделяется на служебную и непосредственно данные. Для передачи информации о том, что передается в данный момент времени, собственно и предназначается линия CTL — если на ней в данный полутакт передана единица, то принятые за полутакт данные — служебные; если ноль — то пользовательские данные. При этом служебная информация может даже вклиниваться в передачу обычных данных! То есть «пакет» HT — достаточно необычный объект.

В классической схеме пакет — порция данных, к которой добавили заголовок (или несколько заголовков — если используется многоуровневая упаковка), возможно, добавили суффикс (CRC, например), см. рис. 5. В заголовке указывается длина данных, в начало (и конец) пакета на физическом уровне добавляются спецсимволы, позволяющие определить, где пакет начался и где закончился. Пакет же HT — это просто кусок данных, в котором что-то в определенном формате записано. Причем есть раздельные пакеты служебных данных и пользовательских данных (рис. 6).

Рис. 5. Классическая пакетная схема.

Рис. 6. Пакетирование в HyperTransport.
Желтым выделены пакеты с CTL=1, зеленым — CTL=0.

Пусть, например, устройству необходимо отправить порцию данных через линк HT. В «обычной» схеме устройство упакует необходимые данные в пакет, запишет в нем получателя и перешлет этот пакет по шине. В HT будет отправлено два пакета — в первом будет передана вся служебная информация — получатель, размер данных и др., а вторым (сразу же за первым) пойдут собственно данные — без всяких заголовков, единым куском. При этом в момент передачи пакета данных устройству может потребоваться срочно передать еще какой-то системный пакет — тогда передача пакета данных будет «прервана на полуслове», передан системный пакет и после чего передача данных возобновится.

Такая экзотическая на первый взгляд схема нужна для обеспечения экстремально низких задержек передачи сообщений по шине: при достаточно широкой шине типичная задержка передачи сообщения в НТ — 1–2 такта шины! А ведь подобные задержки и определяют латентность контроллера памяти «удаленного» процессора.

Думаете, всё, больше ничего удивительного в протоколах HT нет? Ошибаетесь! CRC в HT не является свойством каких-то конкретных пакетов, это свойство шины в целом. Не подумайте, что CRC передается по отдельным линиям, как в параллельных шинах, нет. Просто передаваемый по шине поток данных логически «нарезается» на окна6, и в каждом «окне» в определенный момент времени7 в передачу данных «вклинивается» 4-полутактный блок, в котором передается CRC предыдущего окна.8 Это, кстати, позволяет сразу посчитать, какая часть производительности шины расходуется на обеспечение целостности передаваемых данных — 4/512=0,78%! То есть практически без влияния на производительность.

Все объекты в протоколах HT имеют размеры, кратные 4 байтам (и выравниваются по этой границе) — сказывается физическая организация (у максимально возможной 32-битной шины 4 байта передаются за один полутакт; соответственно передача любого HT— объекта по любой шине при этом займет целое число полутактов). Служебные пакеты занимают 4 или 8 байт. Пакеты данных — от 4 до 64 байт (64 байта — типичный размер линейки кэша процессора и, соответственно, типичное элементарное обращение к памяти)9. Обсуждать технические подробности — протоколы, форматы пакетов и прочее мы здесь не будем, — к счастью, в отличие от PCI Express (где за спецификации требуют от 500 до 3000 долларов!), спецификации HyperTransport легко найти в открытом доступе.10 Отметим лишь, что они позволяют организовать нормальную маршрутизацию пакетов HT («IP»), поддерживается передача потоков данных («TCP»). QoS и сложная «навороченная» маршрутизация уровня PCI Express не поддерживается — слишком высоки требования к быстродействию. Однако «необходимый минимум» для построения полноценной HT-системы из многих узлов есть. Заметим, кстати, что в протокол HT уже включены специальные команды, специфичные только для межпроцессорных шин (отвечающие за обеспечение когерентности кэш-памяти процессоров).

Отрадно, что программная модель HyperTransport целиком и полностью совпадает с таковой для «старой» шины PCI. Как и в PCI Express, шина PCI, конечно, имитируется, вплоть до имитации ее прерываний, однако в отличие от PCI Express, HT не предоставляет никаких дополнительных расширений. Читать дальше >>>


6. По 512 полутактов для «полноразмерных» 8, 16 и 32 битных шин, 1024 полутактов (4-битная шина) или 2048 полутактов (2-битная). [вернуться]

7. 65-68-й полутакты для 8, 16 и 32-битной шины. [вернуться]

8. Размер CRC, таким образом, получается пропорционален размеру окна — для 32-битной шины окно содержит вчетверо больше данных, но и в четыре полутакта можно передать и вчетверо больший CRC. [вернуться]

9. Соответственно, реальная скорость HT-линка — от 1-4/512-8/(4+8)=32,6% до 1-4/512-4/(64+4)=93,3% теоретической скорости, причем с сильным уклоном во вторую цифру. [вернуться]

10. HyperTransport I/O link specification 1.03 — www.hypertransport.org/docs/HT_IOLink_Spec.pdf. [вернуться]

Топология HT

Топология HT… правильно, тоже особенная. Если в PCI Express используется классическая «звездная» топология построения сети из отрезков точка-точка, соединяемых между собой свитчами (switches), то HT использует довольно нетривиальную топологию на основе «цепей» (chains) и «тоннелей» (tunnels), напоминающую старую Ethernet-топологию на основе коаксиального кабеля. Любое устройство НТ может быть либо тоннелем, либо одиночным линком (single link), либо «мостом» (bridge). Тоннель — это два HT-линка, которые способны «пассивно» передавать через себя информацию. То есть любое сообщение, поступающее на вход тоннеля, в любом случае пройдет через него дальше. При этом устройство, обладающее тоннелем, считывает все проходящие через него данные. Передаваемые устройством-тоннелем данные также передаются в оба «конца» тоннеля. Второй класс устройств HT — одиночные линки, суть которых очевидна из названия. Несколько тоннелей объединяются в цепь (до 31 устройств в одной цепи), «концы» цепи «затыкаются» одиночными линками (кольца HT не допускаются11). Очевидно, что любой пакет, отправленный в цепь, распространяется по всей цепи. Одно из устройств цепи объявляется хостом (host). Устройствам запрещено взаимодействовать друг с другом — разрешены только пакеты от хоста к другим устройствам и от устройств к хосту. Таким образом, несмотря на свою физическую организацию, логически цепь — это набор линков от хоста ко всем остальным устройствам. Назначение моста HT такое же, как и в обычной сети — он передает данные между отдельными цепями. Мост состоит из одного «восходящего» HT-линка (одиночного или тоннеля) и нескольких «нисходящих», каждый из которых является хостом в своей цепи. Таким образом, в логической топологии мост HyperTransport — выполняет ту же роль, что свитч — в топологии PCI Express. Все это показано на примере, см. рис. 7.

Рис. 7. Пример топологии шин HyperTransport.

Подобная топология сильно упрощает организацию HT-системы: сравнительно дорогостоящих свитчей, занимающих лишнее место, равно как и лишней разводки не требуется. Тоннель HT — основа системы, технически очень простое устройство, не сложнее обычной конечной точки. Не требуется разводить отдельную линию от моста до каждого конечного устройства. Правда, при выходе из строя одной линии HT из строя может выйти целый ее сегмент (а может и не выйти — в отличие от PCI Express, при выходе из строя одного линка кольцевая топология сохраняет работоспособность всех устройств), да и пропускная способность шины HT делится на все устройства, ее разделяющие.


Выводы

Если подводить итоги, то можно отметить, что HT является высокоскоростной низколатентной последовательной шиной, масштабируемой «вниз», с неклассическими протоколами передачи данных и довольно необычной топологией. По скорости работы и удобству разводки HT перекрывает любые мыслимые потребности, однако возможности используемых протоколов не позволяют реализовывать сложную маршрутизацию (QoS, изохронность), обеспечиваемую PCI Express (хотя поверх базовых протоколов HT можно было бы организовать и более сложные протоколы). Обеспечена стопроцентная совместимость с старыми PCI-драйверами (что, кстати, очень удобно при создании «гибридных» сетей, где через мосты к шине HT подключаются PCI, PCI-X или AGP12). Никаких слотов для подключения внешних устройств (и уж тем более — внешних разъемов) стандартом не предусмотрено. Тем более не идет речь о каком-либо «горячем подключении». Однако энергосберегающие функции для шины все же предусмотрены. Питание подключаемых устройств также выходит за пределы стандарта. В общем, альтернатив для подключения таких высокоскоростных устройств, как CPU HyperTransport на данный момент просто не имеет,13 да и как «внутрикомпьютерная» шина HT практически идеальна.

Таблица 2. Сравнительные характеристики шин HyperTransport и PCI Express

PCI Express

HyperTransport

«Главный разработчик»

Intel

AMD

Год выхода в свет

2004

2001 (HyperTransport 1),
2005 (HyperTransport 2)

Основные игроки консорциума

Intel, Compaq, Dell, IBM, Microsoft, ATI

AMD, Apple, NVIDIA, Cisco, Sun Microsystems, Transmeta

«Ширина» шины

1–32 бит (двунаправленная).
Оригинальная схема увеличения разрядности шины.

2–32 бита (двунаправленная).
Поддерживается асимметричность (каналы разной ширины на прием и передачу)

Тактовая частота

2,5 ГГц.
Синхронизация по фронту сигнала, без специальной тактирующей линии от генератора.

До 800–1000 МГц DDR (HT1),
до 1400 МГц DDR (HT2).

Пропускная способность (в одном направлении)

3,2 Гбайт/с (x16), до 6,4 Гбайт/с максимально

3,2Гбайт/с (16-бит, 800МГц) HT1: до 8 Гбайт/с, HT2: до 11,2 Гбайт/c

Тип шины

Последовательная, точка-точка

Последовательная, точка-точка

Позиционирование

Универсальная высокоскоростная шина ввода-вывода

Специализированная высокопроизводительная низколатентная шина

Применение

Для подключения и связывания периферийных устройств, в том числе — мостов чипсета

Процессорная шина и шина для подключения высокопроизводительных периферийных устройств,

Реально выпущенные продукты специально для этой шины

Гигабитные сетевые контроллеры, высокопроизводительные RAID и SCSI-контроллеры, соединение северного и южного мостов, видеокарты.

Процессоры семейств AMD K8 и Alchemy, Apple G5 и все процессоры Transmeta. Соединение южного и северного мостов в некоторых чипсетах (например, NVIDIA и ALi). Внутренние шины многих сетевых устройств

Совместимость

100% совместимость с PCI на уровне ОС и соответствующих драйверов

100% совместимость с PCI

Адресация памяти

32 или 64 бита

64 бита

Прочее

Официальный преемник PCI. «Сетевая» архитектура. Стандартизованные слоты для подключения плат расширения PCI Express. Возможность легкого перехода на новый физический «носитель» шины.

Разработан с учетом применения в качестве процессорной шины — алгоритмы обеспечения когерентности кэшей, минимально возможные задержки. Оригинальная разработка.

Области применения технологии HyperTransport:
• Роутеры, хабы, свичи;
• Серверы и рабочие станции;
• Ноутбуки и десктопы;
• TV- и видеоприставки;
• Мобильные и наладонные;
• Игровые консоли;
• Встроенные системы.

Таблица 3. Прогноз развития рынка портов HyperTransport до 2006 года, млн. штук (IDC)

Год

2003

2004

2005

2006

Игровые консоли

19,7

19,05

16,9

23,8

Портативные ПК

0,54

5,0

10,0

12,0

Настольные ПК

8,2

40,7

60,3

80,8

Серверы

1,45

4,1

8,2

12,2

Сетевые устройства

1,47

5,8

16,2

25,5

Потребительская электроника

6,0

14,0

34,0

46,2

Принтеры

1,05

2,6

5,1

8,1

Всего

38,4

91,3

150,7

208,6

PCI Express лучше подходит для подключения оконечных внешних устройств (точнее говоря, HT просто не предусматривает подключение внешних устройств, иначе ситуация на рынке была бы не столь однозначна), для «среднего» диапазона — интегрированной периферии, межчипсетных и «внутрисетевых» (в смысле — внутренних шин быстродействующих сетевых устройств) HT на равных конкурирует с PCI Express. В общем, «хороши оба, но каждый по-своему». Сравнить основные характеристики обоих стандартов можно по таблице 2.

Предлагаем обсудить этот материал в нашем форуме


11. Но допустима схема с «почти кольцом» — оба конца цепи принадлежат одному и тому же устройству. Это позволяет обеспечить ее устойчивость к выходу из строя любого одного сегмента цепи — цепь просто при этом распадается на два сегмента. [вернуться]

12. И довольно типичная схема включения устройства в HT-сеть в серверных системах сегодня выглядит как «устройство для шины PCI-X подключается через мост PCI-X-to-HyperTransport» в общую сеть. [вернуться]

13. Исключение — шина Redwood от Rambus, см. следующую статью. [вернуться]

© ООО "Компьютерра-Онлайн", 1997-2019
При цитировании и использовании любых материалов ссылка на "Компьютерру" обязательна.